【RMDS-595】学校でしようよ 長谷川綾 逐鹿顶尖工艺，HBM4的三国时间

1 算力需求澎湃催化 HBM 期间快速迭代【RMDS-595】学校でしようよ 長谷川綾

1.1 HBM：高带宽低功耗的全新一代存储芯片

HBM（High Bandwidth Memory）即高带宽内存，动作全新一代的 CPU/GPU 内存芯片，其骨子上是指基于 2.5/3D 先进封装期间，把多块 DRAM Die 堆叠起来 后与 GPU 芯片封装在一王人，终了大容量，高位宽的 DDR 组合阵列。 在结构上，HBM 是由多个 DRAM 堆叠而成，主要诳骗 TSV（硅通孔）和微 凸块（Micro bump）将裸片相贯穿，多层 DRAM die 再与最基层的 Base die 贯穿， 然后通过凸块（Bump）与硅中阶级（interposer）互联。团结平面内，HBM 与 GPU、CPU 或 ASIC 共同铺设在硅中阶级上，再通过 CoWoS 等 2.5D 先进封装工艺 相互贯穿，硅中介层通过 CuBump 贯穿至封装基板上，终末封装基板再通过锡球与 下方 PCB 基板相连。

和传统的 DRAM 比较，HBM 具有高带宽、低功耗、小尺寸三大特色。1）高 带宽：HBM 堆栈莫得以物理情势与 CPU 或 GPU 集成，而是通过中介层紧凑而快 速地贯穿，同期，HBM 通过堆栈结构的篡改来增多引脚数目达到每颗 1024bit I/O， 以终了更高带宽。2）低功耗：HBM 通过 TSV 期间终了走线更短，同期 I/O 数据的 传输速率慢，通过从头转化内存的功耗效率，使每瓦带宽比 GDDR5 高出 3 倍。即 功耗质问 3 倍。3）小尺寸：HBM 由于与 GPU 封装在一块，从而大幅度减少了显 卡 PCB 的空间，比较于 GDDR5，HBM 单元容量名义积减少了 94%。

AI 管事器需求驱动，HBM 加快迭代。现在 HBM 果决成为 AI 管事器、数据中 心、汽车驾驶等高性能缱绻畛域的标配，改日其适用商场还在握住拓宽。现在大多 数 AI 老师芯片都用到 HBM，以英伟达 H100 为例，1 每颗英伟达 H100 PICe 需要 通过台积电 CoWoS-S 封装期间将 7 颗芯片（1 颗 GPU+6 颗 HBM）封在一王人。而随 着最新的 B200 等芯片发布，对 HBM 的需求也将逐渐增多。 商场需求催化，HBM 研发周期已裁减至一年。自 2013 年 SK 海力士推出第一 代 HBM 以来，在三大原厂的竞合下，于今已历经第二代（HBM2）、第三代 （HBM2E）、第四代（HBM3）、第五代（HBM3E）家具。而第六代（HBM4）也已 经在研发当中。据此前数据来看，自从海力士 2014 年推出全天下第一颗 HBM 后， 从 HBM2 开动粗豪每两年 HBM 会更新一代。但跟着英伟达等主要客户的需求以及 期间的发展，SK 海力士期间长示意，改日 HBM 的开发周期已裁减至圣洁 1 年。

1.2 蒸蒸日上，HBM3E 商场需求稳步增速

在 HBM3E 方面：三大存储芯片原厂好意思光、SK 海力士和三星在 2023 年下半年 继续向英伟达（NVIDIA）送去了 8 层垂直堆叠的 24GB HBM3E 样品以供考据。三 星旗下的 12 层 HBM3E 家具在 24 年 GTC 大会上被英伟达 CEO 签下“Jensen Approved”，但随或由于发烧以及功耗问题，家具未能通过英伟达效用考据。 海力士的 HBM3E 在 1024 位接口上领有 9.2GT/s 的数据传输速率，单个 HBM3E 内存堆栈可提供 1.18TB/s 的表面峰值带宽。三星在 2023 年第四季度，具有 8 层堆栈的下一 HBM3E 样品已提供给客户，并计划于本年上半年开动量产。据 悉，三星 HBM3E 12H DRAM 高达 1280GB/s 带宽，数据传输速率为每秒 9.8GT， 最初于 SK 海力士的 9GHz 和好意思光的 9.2GHz。加上 36GB，较前代八层堆叠提高 50%。好意思光于本年 2 月率先晓谕终了 8 层 24GB HBM3 的量产，并证实供货英伟达 H200，该家具数据传输速率为每秒 9.2GT、峰值存储带宽超越每秒 1.2TB。

HBM3E 商场需求 25 年或可翻倍。瞻望 2025 年，由主要 AI 惩处决策供应商的 角度来看，HBM 规格需求大幅转向 HBM3E，且将会有更多 12hi 的家具出现，带 动单芯片搭载 HBM 的容量晋升。

1.3 改日可期，三大厂构念念 HBM4 蓝图

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HBM4 研发进程：海力士 25 年量产，三星与好意思光揣度 26 年量产。跟着东谈主工智 能责任负载发展，内存上的创新也必须跟上行动。三大厂在 HBM4 商场份额的争夺 战上竞争浓烈，海力士揣度 25 年提供 HBM4 样品并于往常终了 12 层堆叠 DRAM 的 HBM4 量产，在 26 年终了 16 层 DRAM 的量产，比预期提前一年。同期三星与 好意思光也示意将于 26 年终了 HBM4 的量产。 HBM4 潜在罗列情势：存储芯片垂直堆叠于逻辑芯片上。凭证 TrendForce 不雅察， 针对 HBM4，各买方也开动启动定制化要求，除了 HBM 可能不再仅是罗列在 SoC 主 芯片足下，亦有部分谋划转向堆叠在 SoC 主芯片之上。SK 海力士研究将 HBM4 堆 栈平直舍弃在 GPU 上，从而将存储芯片和逻辑半导体集成在团结芯片上。

现在，HBM 的垂直堆叠频繁位于 CPU 或 GPU 的附进中介层之上，并通过 1024 位的接口与处理器逻辑芯片相连。SK 海力士建议了一个方向，即平直将 HBM4 的存储堆叠置于处理器之上，以此来免去 HBM3E 假想中围绕逻辑芯片堆栈 所带来的中介层复杂布线需求。这种方法在认识上与 AMD 的 3D V-Cache 期间相 似，后者将缓存平直集成在 CPU 上。这么的期间带来的克己包括减小封装的体 积、增多存储容量以及晋升举座性能。 然则这种垂直堆叠期间在散热，本钱，单干等方面也带来了新的挑战。1）在 散热上：以 AMD 的礼聘 V-Cache 期间的 CPU 为例，它通过质问热假想功耗(TDP) 和处理器频率来对消由于 3D 缓存带来的突出热量。比较之下，像英伟达 H100 这 样的 GPU 在数据中心中使用的 HBM 存储容量达到 80-96GB，岂论是在存储容量还 是发烧量方面，都远远卓著了 V-Cache。现在，数据中心内的缱绻卡可能破钞数百 瓦的电力，HBM 组件自己的功耗也十分高，因此需要在 EMC（特种环氧树脂）和芯片间 PMIC 等方面矫正现存的散热决策。2）在单干上：此外，礼聘这种集成方 法还将篡改芯片假想和制造经由。存储芯片和逻辑芯片需要使用相易的制造工艺， 并在团结晶圆厂内坐褥，以确保最终家具的性能。3）在本钱上：更高档的集成方 式也将大大增多 HBM 的坐褥本钱。

HBM4 性能相对 HBM3E 晋升： 1）存储容量：HBM4 的容量揣度将达到 36-48GB，相较于 HBM3E 的 24/36GB，这是一个显贵的晋升。若改日每个 GPU 搭载 HBM 数目从 6 个升级到 8 个，一个 GPU 的 HBM 搭载容量将会达到 8*36 或 8*48GB。 2）带宽：HBM4 将礼聘 2048 位接口或更高，比 HBM3E 的 1024 接口数目增 加一倍，同期 HBM4 揣度将提供 1.5-2TB/s 的带宽，而 HBM3E 的带宽为 1.2TB/s。 为了适度功耗，HBM4 的数据传输速率揣度保握在 6GT/s 足下。更高的带宽有助于 处理更无数的数据，得志高性能缱绻和 AI 应用的需求。不外，2048 位接口需要更 复杂的布线假想，这将导致 HBM4 的本钱高于 HBM3 和 HBM3E。 3）堆叠层数：可终了 16 层 DRAM 堆叠。国际半导体模范组织（JEDEC）的 主要参与者最近情愿将 HBM4 家具的模范定为 775 微米（μm），比上一代的 720 微 米更厚。这示意使用现存的键合期间就不错充分终了 16 层 DRAM 堆叠 HBM4。但 更多的层数意味着更高的功耗和热量产生，这需要更有用的散热惩处决策来保握芯 片的性能和可靠性。 4）单个 GPU 搭载 HBM 数目：可搭载 8 颗。英伟达下一代 AI 芯片 R 系列 R100 芯片将搭载 HBM4 芯片，该芯片或将于 2025 年第四季度在台积电 3 纳米代工 厂进入量产。据悉 R100 搭载 HBM 数目将卓著此前家具的 6 颗，达到 8 颗。 5）制程工艺：现在海力士与好意思光均礼聘 1-β 制程工艺，最初于三星的 1-α技 术一代。同期好意思光预期在 HBM4 上连接礼聘先进的制程期间，以晋升家具质能，并 计划在 2025 年率先量产下一代 1-γDRAM。6）处理才能：有望达到每颗 576GB。台积电此前晓谕将把处理单元和 12 层 HBM 芯片整合到一个 AI 芯片中，将其顶端封装期间“CoWoS”（Chip-on-Wafer-onSubstrate）升级为“CoWoS-L”和“CoWoS-R”。当该期间贸易化后，搭载 HBM4 的下 一代 AI 半导体的数据处理才能有望达到每颗芯片 576GB。

1.4 竞争浓烈，三大厂各自积极布局供应链联结

受先进制程期间的和资金进入限制的遗弃，现在，现在唯有 SK 海力士、好意思光和 三星有才能坐褥兼容 H100 等高性能 AI 缱绻系统的 HBM 芯片。23 年海力士商场份 额为 53%，三星商场份额为 38%，好意思光商场份额为 9%。

SK 海力士先发上风显着，与英伟达联结精细。SK 海力士于 AMD 共同开发了 第一代 HBM，并将其用于 AMD Fiji 系列游戏的 GPU。随后海力士于 2021 年推出了 天下上首款 HBM3，并于 22 年量产后独家供应于英伟达的 H100 芯片，联系于其他 两家有显着的先发上风。由于海力士和三星比较，自家莫得晶圆代工场。因此改日随 着 HBM 家具在性能和功效上的各样化，海力士将进一步优化海力士 HBM 家具和台 积电 CoWoS 期间会通，以致 SK 海力士和英伟达有望从一开动就共同假想芯片，并 录用台积电来坐褥半导体。

三星同期具有坐褥存储芯片和晶圆代工的才能【RMDS-595】学校でしようよ 長谷川綾，其一站式计谋在争夺 HBM4 的 订单上巧合具有上风。三星电子日前投资 7000-10000 亿韩元用于从三星表现 （Samsung Display）购买天安厂区内的部分建筑物和开辟，以此来建造新的 HBM 封 装线，三星存储与封装部门协同将大大裁减 HBM4 从研发到坐褥的中间枢纽，并在 改日的量产中裁减从内存芯片制造、封装到录用的周期，从而能占得 HBM4 及后续 家具先机。同期三星也在寻求与英伟达等巨匠半导体公司联结来共同为半导体假想 赋能。 由于此前自研的 HMC 并未无为应用，好意思光在 HBM 工艺上布局较晚，并尝试通 过 1-β制程的 HBM3E 弯谈超车。由于未获商场接收，好意思光于 18 年烧毁 HMC 的自 研转而商量 HBM，致使公司在 HBM 的研发进程上显着落伍于竞争敌手。现在好意思光 绕过 HBM3 的研发，礼聘和海力士相易的 1-β制程来研发 HBM3E，试图在工艺上 弯谈超车。在供应链方面，好意思光积极与包括台积电在内的中国台湾供应商联结，共同 盘考 HBM 与 GPU 的整合决策。

2 HBM 三大堆叠键合工艺：MR-MUF，TC-NCF 与夹杂键合

相较于传统的 DRAM，HBM 具有三大枢纽工艺：TSV、Micro bump 和堆叠键 合。其中本钱占比最高、最中枢的期间即是硅通孔工艺。硅通孔期间（（TSV，Through Silicon Via）是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，终了芯片之 间互连的期间，是 2.5D/3D 封装的枢纽工艺之一。通过垂直互连减小互连长度、信号 延长，质问电容、电感，终了芯片间低功耗、高速通信，增多带宽和终了微型化。涉 及的开辟和材料有光刻机（光刻胶）、深孔刻蚀开辟（电子特气）、PVD（（材材）、CVD、 电镀开辟（电镀液）、抛光机（抛光液）、减薄机（减薄液）等。

Micro bump 是铜柱微凸点，主要制备方法是电镀。通过此项期间不错终了芯片 与基板，芯片与中介层(interposer)，芯片与芯片间的电贯穿。波及的开辟和材料有 PVD （材材）、涂胶显影机、光刻机（光刻胶）、电镀开辟（金属、焊料）、去胶开辟（剥 离液）、刻蚀开辟（电子特气）、回流焊开辟等。

堆叠键合主要包括三种类型:MR-MUF 期间，TC-NCF 期间以及夹杂键合期间。 其中 MR-MUF 期间为海力士独家扫数，凭借这一期间海力士得以远超于竞争敌手的 良品率占据商场无数份额。好意思光和三星现在则使用 TC-NCF 期间。而跟着先进封装 期间的握住开发，夹杂键合也成为可行的封装决策。

2.1 MR-MUF 期间：融化凸点+注入环氧树脂，兼具散热与坐褥效率

SK 海力士以其私有的批量回流模制底部填充（Mass Reflow-Molded Underfill，简称 MR-MUF）先进封装工艺为中枢，速即占据最初地位。MR-MUF 期间连合了批量回流焊（MR）和模塑底部填充（MUF）两个枢纽要领。批量回流 焊通过融化堆叠芯片间的凸块终了芯片间的电气贯穿。随后，模塑底部填充在芯片 堆叠之间注入保护材料，增强了结构的历久性和散热恶果。具体到期间经由，DRAM 芯片下方设有用于贯穿芯片的铅基“凸块”。MR 期间通过加热融化这些凸块完成焊 接。焊合完成后，进行 MUF 要领，此时注入以优异散热性能著称的环氧树脂密封 剂，填充芯片间的空闲并封装。通过加热和加压使组件硬化，完成 HBM 的封装过 程。SK 海力士示意，MR-MUF 工艺确保了 HBM 中卓著 10 万个凸点互连的高质 量，增多了散热凸点的数目，终澄澈更佳的散热恶果。这些上风肃穆了 SK 海力士 在 HBM 商场的竞争力，并助其在 HBM3 商场占据了最初地位。

2.2 TC-NCF 期间：高度握续质问，恰当 12-16 高层堆叠

和海力士不同，在 HBM 封装上，三星礼聘的是 TC-NCF（（thermal compression with non-conductive film）期间，也就利害导电薄膜热压缩工艺。该过程需要在高温高压环境下进行。而在每次堆叠芯倏得，都会在各层之间舍弃一层不导电的薄膜。该 薄膜是一种团聚物材料，用于使芯片相互绝缘并保护贯穿点免受撞击。跟着发展，三 星逐渐减少了 NCF 材料的厚度，大沢佑香全集将 12 层第五代 HBM3E 的厚度降至 7 微米(μm)。公 司示意：“这种方法的优点是不错最大限制地减少跟着层数增多和芯片厚度减小而可 能发生的翘曲，使其更恰当构建更高的堆栈。”

在三星看来，HBM 的热阻主要受芯片间距的影响，而三星领有先进的高密度堆 叠芯片适度期间，减少芯片之间 NCF 材料的厚度，并诳骗热压缩期间使芯片愈加紧 密。这种创新方法终澄澈业界最小的 7 微米(um)芯片间距。此外，在芯片键合过程 中，三星计谋性地假想了需要信号传输的小凸块和散热至关进击的大凸块。这种优化 增强了散热和产量。此外，应用工艺期间在有限的封装尺寸内最小化单个 DRAM 芯 片的尺寸，确保了不凡的量产才能和可靠性，从而提供了显着的竞争上风。

2.3 夹杂键合期间：无需凸点，进一步质问高度

2.3.1铜铜-夹杂键合：兼具低间距、多接点、低厚度等特质

铜铜-夹杂键合（Cu-Cu hybrid bondind）是一种将介电键（SiOx）与镶嵌金属 （Cu）连合酿成互连的工艺期间。夹杂键合无需通过芯片间潦倒凸点的焊合终了互连，因为不依赖焊料，夹杂键合可终了超细间距和更小的接点尺寸，从而终了单元面 积上更多的接点数目。此项期间不仅不错使芯片节距达到 10μm 及以下，改日有望缩 小至 2μm 及以下，在散热效率上相较微凸点晋升约 20%。

2.3.2夹杂键合开辟的引入：国表里开辟水平仍有差距

夹杂键合开辟单机价值量高，行业头部最初上风显着。现在夹杂键合开辟分为 两类：一种是基于wafer to wafer期间的，代表性公司有奥地利的EVG 与德国的SUSS， 另一种是基于 die to die 期间，此项期间不错用于撑握 CoWos 先进封装，代表性公司 为荷兰的 Besi。同期由于在贴片机上存在精度越高开辟价钱越高的情况，因此夹杂键 合开辟在订价上也将显贵高于此前的 Flip chip（（装装芯片）或 TCB 键合系统，据 Besi 测度，键合开辟价钱将达到 200-250 万欧元每台。 应用畛域无为，夹杂键合开辟预期需求增多。现在，夹杂键合还是见效用于贸易 坐褥数据中心和其他高性能缱绻应用的高端逻辑开辟。AMD 动作第一家推出礼聘铜 夹杂键合芯片的供应商。在 AMD Ryzen 7 5800x 的小芯片假想中，就礼聘了台积电 的夹杂键合期间 SoIC，将 7nm 64MB SRAM 堆叠并键合到 7nm 处理器上，使内存密 度增多了两倍。Meta 在 2024 IEEE 国际固态电路会议(ISSCC)先容了其最新的礼聘 3D 堆叠芯片的 AR 处理器，也礼聘了夹杂键合期间并见效地在动作跟踪上相较此前 家具速率晋升了 40%。Yole 也指出，芯片到晶圆夹杂键合期间行将渗入到管事器、 数据中心以及改日的出动应用处理器（APUs）系统中。开辟厂商 Besi 示意，夹杂键 合有后劲在改日十年景为 3 纳米以下器件的最初拼装惩处决策。揣度存储畛域改日 孝敬夹杂键合开辟显着增量，保守揣度 2026 年需求量卓著 200 台。

夹杂键合开辟国内起步较晚，距国际最初水平仍有 5-6 年差距。现在国内的开辟 厂商与国际的差距圣洁 5-6 年。要裁减这一时候差，国内企业伊始需要与能够锻真金不怕火 进行该工艺的企业（如日蟾光、台积电、矽品）联结，共同打磨开辟，以终了开辟与 工艺的匹配，随后可尝试逐渐与苹果，三星等终局厂商进行联结。 国内多家厂商正积极布局夹杂键合开辟，现在国内夹杂键合上最具最初上风的 公司为拓荆科技。拓荆科技研发的晶圆对晶圆键合开辟 Dione300 已见效通过考据并 进入贸易使用，该开辟的性能和产能方向均已达到国际最初水平。而其芯片对晶圆键 合的名义处理开辟 Pollux 也已发送至客户处进行测检会证。芯源微公司坐褥的临时 键合开辟息争键合开辟还是得回了国内多家客户的敬爱，何况订单量握住增多。华卓 精科推出的 UPHBS300 晶圆级键合机旨在与国际有名企业 EVG 竞争。此外，前年 12 月，芯睿科技这家国内开辟制造商在完成一轮卓著亿元东谈主民币的融资后，专注于半导 体晶圆键合开辟的研发，现在 wafertowafer 夹杂键合期间的开发正在稳步鼓励。国内 企业在夹杂键合期间畛域的迅猛逾越，将极地面促进我国半导体产业的期间立异和 产业升级。

3 HBM4 期间路子：海力士上风显着，三星/好意思光发力追逐

3.1 SK 海力士：先发上风显着，MR-MUF 良率遥遥最初

海力士现在 HBM3E 良品率已达 80%。三星与好意思光在 HBM 封装上均礼聘 TCNCF（基于热压的非导电薄膜 Thermal Compression - Non Conductive Film）工 艺，该过程需要高温高压环境将凸点（bumps）推入非导电薄膜，在单个 DRAM 高度减少的环境下更易导致芯片翘曲。而海力士所礼聘的先进的 MR-MUF 期间通 过在芯片间注入 EMC（液态环氧树脂模塑料 Epoxy Molding Compound）填充芯 片之间或芯片与凸块之间疏漏。由于 EMC 材料自己具备中低温固化、低翘曲、低 吸水率等优点，无需借助高温高压，可有用惩处芯片翘曲从而晋升良率。比较于 NCF，MUF 具有更高的热导性，在一定要求下，MUF 材料温度要低 14℃，也即 散热恶果更好。凭证海力士最新涌现的数据，公司 HBM3E 家具上的良品率以达到 80%，远远超出此前行业预期的 60%-70%，同期也大幅最初竞争敌手三星与好意思光 的良率。

海力士在 HBM4 上仍将礼聘 Advanced MR-MUF 工艺，还悉力于 Fan-out RDL（扇出型从头分派层）及夹杂键合（Hybrid bonding）等下一代先进封装技 术的开发。当中，夹杂键合亦然被看作是 HBM 封装的又一个新弃取。但由于夹杂 键合期间相配复杂，需要适度键合层的平整度和键合强度，粒子适度也需要在纳米级 别进行，这将导致 HBM 在坐褥效率与良品率上有所欠缺。同期跟着 HBM 模范遗弃 的放宽。咱们揣度，海力士仍将在 HBM4 上礼聘锻真金不怕火的 MR-MUF 期间。 海力士将为新一代 HBM 家具兴修封装厂。为肃穆在 AI 半导体期间与客户联结 畛域的最初地位，海力士决定在好意思国印第安纳州西拉法叶市投资约 38.7 亿好意思元，兴 建一座顶端的封装坐褥设施，专注于 AI 存储器坐褥。海力士还将与当地机构联袂开 展研发责任。揣度从 2028 年起，该设施将大限制坐褥包括 HBM 在内的下一代 AI 存 储器家具。此举不仅将使海力士能够为客户提供更多定制化的存储器家具，得志他们 日益增长的需乞降祈望，还将在巨匠 AI 半导体供应链中阐述指点作用，应付 HBM 需求的迅猛增长。

3.2 三星：万亿韩元进入，一站式决策争夺商场份额

进入限制：万亿韩元进入，激进扩产计划。在各大厂商积极扩产 HBM 的情况下， 比较于竞争敌手，三星在资金上上风更为显着。三星在 HBM 上的扩产计划显着更为 激进，三星于 23 第三季度晓谕计划在 2024 年将 HBM 年产能扩大 2.5 倍以上，并投 资 7000-10000 亿韩元从子公司三星表现（SDC）处收购天安工场的建筑和设施用于 建造新的 HBM 封装线。现时 HBM 商场仍处于供不应求的阶段，三星 8 层与 12 层 的 HBM3 均已通过 AMD Instinct MI300 系列的考据，改日揣度跟着 AI 算力需求的进 一步增多，三星的扩产计划有助于匡助公司得回更多订单。

封装决策：自研 2.5D 以及 3D 封装决策。三星同期动作存储厂商和晶圆代工场， 提供了集存储、AI 芯片假想、晶圆代工和封装的一站式管事。公司提供了包括 I-CubeS （2.5D）、I-CubeE(2.5D)、X-Cube(TCB)(3D)和 X-Cube(HCB)(3D)四种不同的先进封 装决策。

针对改日潜在的封装情势，三星建议了两种构念念。第一种与海力士的决策相易， 通过将 DRAM 芯片堆叠在 GPU 上，不错在晋升 40%的功耗效率质问 10%的延长。 第二种是通过将 Cash DRAM 堆叠在 GPU 上，在晋升 60%的功耗效率质问 50%的延 迟。

咱们以为，上述决策对封装工艺建议了更高的要求，而海力士由于莫得晶圆代工 厂，因此弃取与台积电共同联结。过于依赖台积电的产能同期在坐褥过程中也存在时 间和空间上的错配。三星存储与封装部门协同有望大大裁减 HBM4 从研发到坐褥的 中间枢纽，并在改日的量产中裁减从内存芯片制造、封装到录用的周期，从而能占得 HBM4 及后续家具先机。凭证芯智讯的报谈，在现时台积电产能不及的情况下，三星的先进封装（AVP）团队将为英伟达提供 Interposer（中间层）和基于 I-Cube 期间的 2.5D 先进封装产能，在弥远来看成心于三星争夺 HBM 商场份额。 制程上：1-α制程落伍竞争敌手一代。现在海力士与好意思光在 HBM3E 上均礼聘 1- β（第五代 10nm）制程，关于改日的 HBM4E，好意思光计划使用 32GB DRAM 芯片， 并初次礼聘 10nm 级的 6 代(1-γ)制程。SK 海力士也示意正在基于第六代 10nm 级 1- γ制程 32Gb DRAM 裸片构建 HBM4E 内存。而三星现在在 HBM3E 上使用的仍是 1- α（第四代 10nm）制程。跟着改日 HBM 内存密度要求的晋升，以垂直情势来堆叠 芯片也例必增多散热上的包袱。三星改日能否冲破制程上的缺欠也为其争夺大客户 商场份额带来新的挑战。

现存键合期间：TC-NCF 在更高堆叠层数上或更具上风。尽管三星现在礼聘的 TC-NCF 期间不错通过减少芯片之间 NCF 材料的厚度，并诳骗热压缩期间使芯片更 加精细，在 HBM3E 上终澄澈业界最小的 7 微米(um)芯片间距。但由于工艺中不行避 免的高温高压环境，在将凸点（bumps）推入非导电薄膜时更容易导致芯片翘曲，单 位 HBM 的损耗大，良率比较于海力士 MR-MUF 期间落伍较多。但三星也示意 HBM 在最多 8 个堆叠时，MR-MUF 的坐褥效率比 TC-NCF 更高，一朝堆叠达到 12 个或以 上，后者将具有更多上风，而改日 HBM4 高度的放宽例必将增多 HBM4 堆叠层数至 12-16 层，这将为 TC-NCF 工艺带来更大阐述的可能。同期研究到三星淳朴的资金优 势，由于 HBM 具有高价值、高毛利的特色，凭借坐褥效率与限制的上风不错对消一 部分良率不高带来的负面影响。

夹杂键合的引入：受键合开辟成就本钱，键合良率以及 HBM4 高度遗弃放宽影 响，短期揣度仍礼聘现存期间，但弥远来看夹杂键合期间系势在必行。现在三星在 HBM4 内存键合期间方面选用了两条腿走路的计谋，同期开发夹杂键合和传统的 TCNCF 工艺。现存键合工艺需要在 DRAM 内存层间添加凸块，而夹杂键合无需使用填 充凸块进行贯穿的硅通孔(TSV)，潦倒两层平直铜对铜贯穿，显贵提高了信号传输速 率，同期质问 DRAM 层间距，进而减少 HBM 模块举座高度，得当了 AI 缱绻对高带 宽的需求。三星高管在本年 4 月示意该公司已见效制造了礼聘 16 层夹杂键合期间的 HBM3 内存样品，何况该内存责任平淡。他示意，改日 16 层堆叠夹杂键合期间将用 于 HBM4 内存量产。这标明在夹杂键合期间上三星相较于竞争敌手或具有一定最初上风。

但从开辟端来看，夹杂键合期间所需开辟与现时三大厂并不匹配，夹杂键合的 工艺经由波及很多传统上仅由晶圆代工场专用的器具，举例 CVD、CMP 和名义离子 活化等，存储厂商较难在短期内配备大限制坐褥要求，同期其工艺要求较高，如清洗 工艺要求需要 ISO3 及以上。此外夹杂键合所需要的开辟价钱要显贵高于现在首先进 的 Flip chip（装装芯片）或 TCB 键合系统，在成就本钱上存在一定压力。同期由于 夹杂键合的工艺难度极高以及 JEDEC 将 HBM4 的封装厚度模范放宽至 775 微米，在 HBM4 姿色初期揣度三大厂商如故求稳为主，使用现存键合期间来保证坐褥效率与 良率。

3.3 好意思光：破釜千里舟，越过 HBM3 勉力弯谈超车

在商场定位上：好意思光现在以连络台积电与三星溢出份额为主，有望成为英伟达 的第二弃取。好意思光并非 HBM 商场的先驱，但预期将成为 HBM 增长的主要受益者。 好意思光此前自研的 HMC 未获无为的应用，导致公司在 HBM 赛谈上起步较晚，2023 年 HBM 商场份额仅占 9%。为了追逐海力士与三星，好意思光越过 HBM3 平直开动与台积 电共同研发基于 1-β制程的 HBM3E，并于本年 2 月率先晓谕 HBM3E 的量产，证实 供货英伟达 H200。中短期来看，HBM3E 处于供不应求的阶段。此前好意思光主要连络 台积电与三星溢出的份额，但跟着好意思光与海力士一同得到英伟达 HBM3E 认证，受益 于英伟达对 HBM 无数需求，改日有望成为平替。 在性能上：礼聘 1-β先进制程，HBM3E 功耗行业最低。好意思光礼聘了和海力士先 进的1-β制程，并计划在改日家具上礼聘1-γ制程。现在好意思光通过36GB 12层HBM3E 样品扩大了其最初地位，该家具揣度将提供卓著 1.2TB/s 的性能和不凡的能效，在功 耗上比竞争 HBM3E 家具低约 30%，在性能上有约 10%的晋升。

在供应链上：积极布局中国台湾供应链。1）好意思光与台积电 OIP 3D-Fabric 定约合 作，加快客户考据和纠错过程。2）好意思光 HBM3E 封测和出货在中国台湾完成，与当 地供应链精细联结。3）与 IP 供应商联结提供 GPU 与 HBM 快速交互期间。 靠近的挑战：1）比较于海力士多年培育累积下的丰富联结商资源，现在好意思光 HBM 家具过于单一，仅供货于英伟达。在商场份额争夺上仍有很大压力。2）好意思光目 前礼聘的 TC-NCF 键合期间良率偏低，导致制取 DRAM 芯片本钱较高。3）由于资 金上的残障，在各大厂商扩产的趋势下，好意思光坐褥限制相对有限，研发重点滚动到 HBM 上势或将挤占其他产线上 DRAM 产能。

此为敷陈精编节选，敷陈PDF原文：《电子开辟-电子行业HBM专题商量二：逐鹿顶尖工艺【RMDS-595】学校でしようよ 長谷川綾，HBM4的三国时间-华福证-20240716【22页】》敷陈起首：【价值目次】